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FPGA project

FPGA-proj

FPGA project 本工程主要是通过verilog搭建了一个简单LeNet卷积神经网络
该网络模型：
1.第一层卷积层：输入为灰度图，28×28×1；卷积核为：5×5×1×6；输出为24×24×6，relu
2.第二层池化层：maxpooling；输出为12×12×6
3.第三层卷积层：卷积核为：3×3×6×10；输出为10×10×10，relu
4.第四层全连接层：输入1000个数据，输出节点为200个，relu
5.第五层全连接层：输入200个数据，输出节点为10个
在第一层的卷积中通过单行像素输入，在第三层的卷积中则是feature map一起输入，分别模拟不同的情况下数据输入。
该工程通过实际搭建的神经网络结果进行过对比，中间feature map及结果都只是在精度上有差别。代码整体结构上是没有问题的。
本代码只通过仿真和综合，并未深究跨时钟域时序分析等问题，仅供参考学习
此外笔者还录制了讲解视频，有兴趣的可以看一看，链接：https://www.bilibili.com/video/BV13L411K7ma?share_source=copy_web

fpga-proj's Issues

为什么Multiply_adder.v最后RELU激活的时候取的是[31:8]？这样取的不就是只有24位么

为什么Multiply_adder.v最后RELU激活的时候取的是[31:8]？这样取的不就是只有24位么

仿真波形问题

我的仿真波形全连接层fc1的输出data_out在更新一段时间后就不更新了,fc2最后只有一个值就不变了. 回去看了波形, 不知道是否是因为这里fifo到1000后就不更新了,导致之后的全连接层输出不变. 注: 工程没有改动过. 希望有时间大佬看下是为什么, 谢谢