关于alexforencich的以太网项目仿真 about fpga-rmii-smii

[WangXuan95]

你好，Alex 的以太网项目我只是在 FPGA 里跑起来网络通信过，但没仿真过，我看他似乎在 tb 目录里直接提供了 Python 生成的 Verilog testbench ，所以你应该不用管 Python，直接把 tb 目录和 rtl 目录里依赖的源文件都加入仿真工程，运行 Verilog 仿真即可。

我建议你用 Vivado 而不是 iverilog 来仿真他的项目，因为他使用了 Xilinx 原语，Vivado 是原生支持的，而 iverilog 就需要把这些原语库导入才能仿真。

你可以加一下我 QQ: 629708558 ，因为如果你还有问题我可能没时间回你，但加了QQ后你可以直接问问题，我可能过个一两天有时间了就能回答。