关于icache中predecode的问题 about xiangshan

[Lingrui98]

这样predecode和多路很长的数据的选取可以并行，对时序有好处

[daxxyy123]

谢谢，还是有点不大明白，再多问一句：原先的时序路径是：4 way data ram 输出--各路中间处理--各路predecode--选择器；如果改成先选的化是：4 way data ram 输出 --选择器 -- 选中路中间处理--单独predecode。貌似最长的数据路径没啥变化？为啥并行处理数据路径会变短，最后还是要走mux绕一圈呀？

[Lingrui98]

更改前后的选择器位宽是不同的，一种是对整个cache line的数据宽度进行四选一，延迟大，而另一种是对预译码的结果进行选择，位宽小延迟低

[daxxyy123]

谢谢，明白了，整cacheline的宽度确实大太大了，直接做mux是不合理，那是否应该对于所有的way，做完中间处理，截取需要的packet，基于packet做mux，以后再做predecode呀？这样的mux是packet宽度，比现在基于pedecode输出的要小些而且predecode更少了？

[Lingrui98]

packet宽度是cache line的一半，仍然很大，predecode出来的做选择的数据在chisel生成的verilog里最宽是39位，虚拟地址的宽度。
这里多例化预译码模块的目的本质上是面积换时序，到底如何选择可以根据具体设计做权衡