drzazga888 / generator_hdl

generator_hdl

Obecny stan symulacji (po post-translate):

Jak ma to działać?

Linki

Link do wartości wrzucanych do generatora: https://docs.google.com/spreadsheets/d/1YiaCMkdQNTvpQQk4ZCYrLhBPMU-gj3aw2uekbjabAa0/edit#gid=1077131224

Interfejs SPI: http://www.fis.agh.edu.pl/~skoczen/hdl/pdf2/SPI.pdf

Spartan Datasheet: http://datasheet.octopart.com/HW-SPAR3AN-SK-UNI-G-Xilinx-datasheet-8101833.pdf#79

generator_hdl's Issues

moduł signal2trans - dodanie detektora zbocza narastajacego

Przykład z neta: (chodzi nam o rising)

// edge_detection.v
module edge_detection(
    input clk,
    input i,
    output o
    );
     
parameter DETECTION = "rising"; // edge detection
 
reg q = 1'b0;
 
always@(posedge clk)
    q <= i; 
 
generate 
    if (DETECTION == "rising")
        assign o = i & ~q;    
    else if (DETECTION == "falling")
        assign o = ~i & q; 
    else if (DETECTION == "both")
        assign o = (i & ~q) | (~i & q);
    else initial begin
        $display("DRC ERROR: invalid parameter DETECTION, avaliable are rising, falling or both");
        $finish;
    end   
endgenerate
 
endmodule

Moduł FSM - maszyna stanów

załadowanie plików do repo

błędny rozmiar rejestrów...

podczas ładowania tb:

WARNING: File "/home/mario/generator_hdl/signal2data.v" Line 32. For instance signa2data_impl/memory_impl/, width 5 of formal port address is not equal to width 4 of actual variable address_reg.
WARNING: For instance fsm_inst/spi_impl/, width 32 of formal port data2trans is not equal to width 21 of actual constant.

ostateczny format dla CSV

verilog:

module  memory();
    reg [7:0] my_memory [0:255];
    initial begin
        $readmemh("memory.list", my_memory);
    end
endmodule

momory.list:

//Comments are allowed 
1100_1100   // This is first address i.e 8'h00
1010_1010   // This is second address i.e 8'h01
@ 55        // Jump to new address 8'h55
0101_1010   // This is address 8'h55
0110_1001`   // This is address 8'h56

konfiguracja ISE lokalnie

licznik 0..(N-1)

Verilog - zmienić wygenerować 1024 wartości sinusoidy zamiast 32 (na laborkach)

moduł SPI

Moduł CLKDIV

Moduł memory - załadowanie danych z wart. napiecia do veriloga

dodac .gitignore

Liczniki modulo i pobieranie z pamieci