- Modelsim or Icarus Verilog
- UVM(requires Modelsim)
$ git clone https://github.com/DonMaestro/UART.git
$ cd UART
$ make uvm_test TARGET=module_name
DOCUMENTATION(EN/UA)
.
├── docs
│ ├── img
│ │ └── ...
│ ├── Makefile
│ ├── ua
│ │ ├── README.md
│ │ └── ...
│ └── src
│ └── ...
├── Makefile
├── README.md
├── src
│ ├── uart.v
│ └── ...
├── test
│ ├── tb_uart.v
│ └── ...
├── uvm
│ ├── uart
│ │ ├── agent.svh
│ │ ├── driver.svh
│ │ ├── env.svh
│ │ ├── interface.svh
│ │ ├── pkg.svh
│ │ ├── scoreboard.svh
│ │ ├── sequence.svh
│ │ └── test.svh
│ ├── uart.sv
│ └── ...
└── ...