Superscalar RISC-V32 Processor
![Core](docs/img/core.png)
RISC-V Manual
$ git clone https://github.com/DonMaestro/risc-v.git
$ cd risc-v
$ make build
$ make uvm_test TARGET=module_name
.
├── docs
│ ├── img
│ │ └── ...
│ ├── Makefile
│ ├── modules_ua
│ │ ├── README.md
│ │ └── ...
│ └── src
│ └── ...
├── Makefile
├── README.md
├── src
│ ├── core.v
│ └── ...
├── Test
│ ├── tb_core.sv
│ └── ...
├── uvm
│ ├── ringbuf
│ │ ├── agent.svh
│ │ ├── driver.svh
│ │ ├── env.svh
│ │ ├── interface.svh
│ │ ├── pkg.svh
│ │ ├── scoreboard.svh
│ │ ├── sequence.svh
│ │ └── test.svh
│ ├── ringbuf.sv
│ └── ...
└── ...